Layout Technical Leader

Intégré(e) à l’équipe de conception layout, vous pilotez la réalisation de la partie back-end des IPs en nanotechnologie (Bulk, FDSOI, Finfet) jusqu’à la livraison client finale.

VOS PRINCIPALES MISSIONS  :

Planifier les activités layout en collaboration avec le chef de projet (estimations des coûts et délais de développement, analyse des risques)
Etablir et contrôler l’environnement de développement layout, les design kit fondeur et définir la stratégie de gestion des bases de données back-end
Elaborer le layout top du circuit pour être garant de l’optimisation en surface et du respect des contraintes
Piloter les différentes tâches des collaborateurs pour assurer la tenue du planning, communiquer l’état d’avancement
Respecter les procédures qualité et rédiger la documentation nécessaire à la traçabilité des bases de données back-end
Participer au support client et assurer les revues de SoC Intégration de nos IPs
Partager ses connaissances avec ses pairs, participer aux débats techniques et proposer des améliorations de process ou méthodes
CE POSTE EST FAIT POUR VOUS  :

Expérience professionnelle significative en conception layout (+5 ans).
Ce poste requiert autonomie, rigueur, méthodologie, avec des qualités de meneur.

Savoir-technique

Technologies : Bulk, FDSOI de 180nm à 22nm, Finfet est un plus
Edition layout : Virtuoso (Cadence), Slam (Stabiesoft)
Vérification layout : Calibre, Calibre XRC (Mentor), IcValidator, Hercules, StarRCXT (Synopsys)
Programmation : UNIX/Linux, Tcl-Tk, Perl, Skill (Cadence), Python, Ruby
Savoir-faire

Gestion et coordination d’équipe projet
Attrait pour la programmation et l’amélioration des méthodes